请问主从JK触发器和边沿JK触发器VHDL语言有什么不同?

由于主从触发器只有在CP=1期间输入的J、K状态始终未变的条件下,用CP的下降沿才能保证锁存住正确的触发器次态,否则需要根据CP=1期间输入的J、K变化的具体情况才能确定CP下降沿到达时触发器的次态.所以,采用行为描述的方式,很难描述主从JK触发器,只能采用结构描述或者RTL描述的方式,来描述主从JK触发器.
而边沿触发器不存在上述问题,因此可以很方便地用行为描述方式来描述下降沿JK触发器：
IF CP'EVENT AND CP='0' THEN
CASE J&K IS
WHEN "10" => Q