小弟刚学VHDL语言,请问 （A+B）’*C 也就是A拔乘C加上B拔乘C 用VHDL语言编译,
问题描述：
小弟刚学VHDL语言,请问 （A+B）’*C 也就是A拔乘C加上B拔乘C 用VHDL语言编译,
Library ieee;
Use iee.std_logic_1164.ALL;
Entity TEST is
Port (
A,B,C :in std_logic;
M,N,Y :out std_logic);
End TEST;
Architecture LOGIC_FUNCTION of TEST is
Begin
M
答
错了,你的M,N是输出端口,在VHDL中不能被用来赋值,你可以用信号来代替M,N!
不过你的逻辑是没有错,只是对VHDL了解还不够深,多多加油啊!