请教VHDL 语言 if lock='1'and lock 'event then regl

分类: 作业答案 • 2022-01-09 18:02:45

问题描述：

请教VHDL 语言 if lock='1'and lock 'event then regl这两句的意思,第一句没有括号有点迷惑了

答

lock从0升到1（上升沿）,让regl为d
clk从0升到1,让s为1
第一句无论不加括号,lock='1'and lock 'event 都会被当成一个完整的表达式