组合逻辑电路如果出现高组态,怎么画波形图?
问题描述：
组合逻辑电路如果出现高组态,怎么画波形图?
答
多个三态输出端子并联,输出端信号就是其中非高阻态输出端的逻辑信号.
如果并联的端子全部是高阻态,输出端等于开路.
如果三态门是独立的输出端,高阻态等于高电平输出,就没有必要用三态门.